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Verilog Analyzer 사용 가이드

Verilog Analyzer는 설치 없이 브라우저에서 Verilog / SystemVerilog 코드를 합성 synthesis하고, FSM 다이어그램·회로(스키매틱) 뷰·넷리스트를 확인할 수 있는 도구입니다. 핵심 엔진은 Yosys를 WebAssembly로 돌리는 방식입니다.

👉 도구 바로가기: Verilog Analyzer 열기

이 도구로 무엇을 할 수 있나요?​

  • 여러 .v / .sv 파일을 탭 에디터로 편집
  • Top 모듈 지정, 합성에 포함할 파일 선택(Include)
  • 합성 실행 후 넷리스트·리소스 요약 확인
  • FSM(유한 상태 머신) 상태도 추출·표시
  • 회로 계층을 따라가며 스키매틱 형태로 탐색
  • 예제 프로젝트 로드, 전체 소스 ZIP 다운로드

강의·포트폴리오·코드 리뷰 전 동작 확인, 합성이 통과하는지 빠르게 점검할 때 유용합니다.
(주의) 이 도구는 실제 FPGA 업체 백엔드 구현이나 타이밍·배치·라우팅을 대체하지 않습니다.

화면 구성 (개요)​

영역설명
파일 탭열린 파일 전환, 이름 변경, 닫기, 새 파일·업로드
코드 에디터구문 강조, 폰트/줄 수·테마 조절
파일 매니저Top 라디오, Include 체크, ZIP 추출, Example 로드
액션 바합성 실행, WASM 로드 상태, FSM / Schematic 패널

합성이 성공하면 넷리스트와 요약 정보가 갱신되고, FSM·스키매틱 탭에서 시각적으로 볼 수 있습니다.

사용 방법 (빠른 시작)​

1. 예제로 시작​

  1. Verilog Analyzer를 엽니다.
  2. 파일 매니저 또는 탭 영역의 Example으로 기본 예제(신호등 등)를 불러옵니다.
  3. Top으로 지정된 모듈이 합성의 루트가 됩니다.

2. 내 코드 넣기​

  • 업로드로 여러 Verilog 파일을 한 번에 올리거나, 새 파일로 직접 추가합니다.
  • include, 여러 모듈이 있으면 File Manager에서 Include에 체크해 합성에 넣을 파일을 고릅니다.
  • Top은 반드시 하나만 선택합니다.

3. 합성 실행​

  • 합성(Synthesize) 버튼을 누르면 브라우저에서 Yosys WASM이 실행됩니다.
  • 첫 실행 시 WASM 로딩에 시간이 걸릴 수 있습니다.
  • 오류가 나면 로그·메시지를 보고 포트·문법·누락 모듈 등을 수정합니다.

4. 결과 보기​

  • FSM 패널: 추출된 상태 머신을 그래프로 확인
  • Schematic 패널: 계층 탐색 및 회로 뷰
  • 넷리스트·셀 카운트 등은 합성 결과 영역에서 확인

5. ZIP으로 받기​

  • Extract(ZIP) 로 현재 워크스페이스 파일을 묶어 받을 수 있습니다.

파일 매니저 용어​

용어의미
Top합성의 최상위 모듈 (라디오 하나만 선택)
Include이번 합성에 포함할 파일 여부
닫힘탭에서만 닫은 파일. 매니저에서는 Include/Top 설정 유지 가능

에디터·테마​

  • 폰트 크기, 표시 줄 수, 밝게/어두운 테마는 툴바에서 조절합니다.
  • 설정은 Waveform Editor와 동일한 키로 로컬에 저장되어 다음 방문 시 유지되는 경우가 많습니다.

브라우저·성능 안내​

  • WASM 실행은 CPU·메모리를 사용합니다. 거대 설계는 데스크톱 네이티브 Yosys보다 느리거나 실패할 수 있습니다.
  • 사파리·모바일 등 환경에 따라 WebAssembly 동작이 다를 수 있습니다. 가능하면 최신 Chrome/Edge/Firefox 사용을 권장합니다.

Waveform Editor와 함께 쓰기​

  • RTL 합성·FSM 구조는 Verilog Analyzer로 보고,
  • 버스·프로토콜 타이밍 그림은 Waveform Editor 로 만드는 식으로 나누면 문서화가 수월합니다.

관련 링크​