Verilog HDL Season1 (실전 설계강의)

현업에서 자주 쓰는 RTL 설계 흐름을 실전 예제로 익히는 과정입니다.

학습 포인트

• Clock/Reset 기반 설계 습관
• 내부 메모리, 인터페이스 설계

수강 링크

• 인프런: https://inf.run/5js5