SystemVerilog LRM 문법 강의

SystemVerilog 문법을 실무 적용 중심으로 정리하는 준비중 강의입니다.

예정 범위

• 자료형/인터페이스/패키지
• 설계와 검증에서의 문법 활용 패턴

상태

• 준비중 (26y 예정)