EDA TOOLS
Verilog Analyzer
Verilog / SystemVerilog 코드를 입력하고 합성 로그·FSM 다이어그램·회로도를 분석합니다.
⚡ 향후 YosysJS(WASM) 연동 예정 — 현재는 Mock 데이터로 동작합니다. 기본 예제: semisgdh/SGDH_Traffic_Light_on_fpga
📂
파일이 없습니다.
하거나 파일 탭의 + 새 파일 / 📁 업로드를 이용하세요.
📁 FILE MANAGER총 0개 · 포함 0개Top: —
파일이 없습니다. ⚡ Example 버튼으로 예제를 로드하거나 파일을 업로드하세요.
⚠ 파일 매니저에서 Top 모듈을 선택하세요
⚙️
"Run Synthesis" 버튼을 눌러 합성을 시작하세요.
모든 파일(0개)이 동시에 분석됩니다.